高壓信號發(fā)生器的頻率合成技術(shù)升級

高壓信號發(fā)生器作為雷達測試、通信設(shè)備校準、電磁兼容（EMC）測試等領(lǐng)域的核心儀器，其輸出信號的頻率精度、相位噪聲、頻率分辨率直接影響測試結(jié)果的準確性。傳統(tǒng)高壓信號發(fā)生器的頻率合成技術(shù)多采用鎖相環(huán)（PLL）或直接數(shù)字合成（DDS），PLL 技術(shù)存在相位噪聲高、頻率切換速度慢的問題，DDS 技術(shù)則受限于輸出頻率上限（通常低于 1GHz），難以滿足高頻、高精度測試需求，頻率合成技術(shù)升級成為突破這一局限的關(guān)鍵。
本次升級以 “PLL + DDS 混合合成” 為核心架構(gòu)，結(jié)合小數(shù)分頻、相位噪聲抑制、寬頻段擴展技術(shù)，實現(xiàn)高頻段與高精度的協(xié)同優(yōu)化。在核心合成架構(gòu)上，采用 DDS 作為基準信號源，利用其高頻率分辨率（可至 1Hz 以下）的優(yōu)勢，生成低頻段（0.1Hz - 100MHz）高精度信號；通過倍頻器（采用 GaAs 工藝的倍頻芯片）將 DDS 輸出信號倍頻至高頻段（100MHz - 10GHz），再與 PLL 技術(shù)結(jié)合，利用 PLL 的高頻率穩(wěn)定性，對倍頻后的高頻信號進行相位鎖定，抑制倍頻過程中引入的相位噪聲。該混合架構(gòu)既保留了 DDS 的高分辨率，又突破了 DDS 的頻率上限，使信號發(fā)生器輸出頻率范圍擴展至 0.1Hz - 10GHz。
在相位噪聲優(yōu)化方面，從硬件與軟件兩方面入手。硬件上，選用低噪聲晶振（相位噪聲≤-150dBc/Hz@1kHz 偏移）作為參考時鐘，采用屏蔽腔體設(shè)計隔離參考時鐘模塊與功率模塊，減少電磁干擾；在 PLL 環(huán)路中，選用低噪聲鑒相器與環(huán)路濾波器，優(yōu)化環(huán)路帶寬（設(shè)置為參考時鐘頻率的 1/100 - 1/200），使 PLL 的相位噪聲在 1kHz 偏移時降至 - 130dBc/Hz 以下。軟件上，采用相位噪聲補償算法，通過實時采集輸出信號的相位信息，對 DDS 的相位累加器進行動態(tài)校正，進一步降低相位噪聲（補償量可達 5 - 10dB）。
頻率分辨率與切換速度的提升是升級的另一重點。采用小數(shù)分頻 PLL 技術(shù)替代傳統(tǒng)整數(shù)分頻，通過小數(shù)分頻器實現(xiàn)非整數(shù)倍的頻率分頻，使頻率分辨率從 100Hz 提升至 1Hz；引入快速鎖定算法，優(yōu)化 PLL 的電荷泵電流與環(huán)路濾波器參數(shù)，使頻率切換時間從 10ms 降至 1ms 以內(nèi)，滿足動態(tài)測試場景需求。此外，針對高壓輸出需求，在頻率合成后增加高壓放大模塊，采用推挽式功率放大電路，選用高壓耐流晶體管，使輸出信號的峰值電壓從 100V 提升至 1kV，同時保證信號失真度（THD）小于 1%，滿足高壓測試場景（如高壓設(shè)備絕緣測試）的信號需求。
升級后的高壓信號發(fā)生器在雷達測試中，可生成 10GHz 高頻信號，頻率分辨率達 1Hz，相位噪聲≤-125dBc/Hz@1kHz 偏移，滿足雷達接收機靈敏度測試需求；在 EMC 測試中，1kV 高壓信號可模擬強電磁干擾環(huán)境，為設(shè)備抗干擾性能測試提供精準信號源。頻率合成技術(shù)的升級使高壓信號發(fā)生器的性能指標顯著提升，適配更多高端測試場景。